¿Qué conecta de verdad NVQLink entre GPUs y QPUs?

TL;DR (estado al 17 de octubre de 2026): NVQLink es la «arquitectura de sistema abierta» de NVIDIA — «an open system architecture for tightly coupling the extreme performance of GPU computing with quantum processors» — anunciada el 28 de octubre de 2025 en GTC Washington (nvidianews.nvidia.com). No es un cable ni un producto con precio: es RDMA sobre Converged Ethernet como transporte, un core FPGA open-source del lado del controlador cuántico, y una llamada del runtime de CUDA-Q — cudaq::device_call — en software (blog de desarrolladores de NVIDIA, 17 de noviembre de 2025). Lo medido hoy: una latencia loopback media de 3,84 µs en el banco de pruebas de la propia NVIDIA, sin QPU en el lazo; un decode con mediana de 67 µs sobre datos del Helios de Quantinuum que redujo una tasa de error lógico 5,4×; y benchmarks de decodificadores a 2,1–2,3 µs por ronda (fuentes abajo). Lo que el registro público todavía no contiene: un solo despliegue en producción corriendo corrección de errores cuántica en lazo cerrado a través de NVQLink. Rosetta Quantum separa la arquitectura de los comunicados de adopción.

¿Qué es NVQLink?

Una arquitectura, no un aparato. El comunicado de lanzamiento de NVIDIA define NVQLink como «an open system architecture for tightly coupling the extreme performance of GPU computing with quantum processors», anunciada con el apoyo de 17 fabricantes de QPU, cinco fabricantes de controladores — Keysight Technologies, Quantum Machines, Qblox, QubiC y Zurich Instruments — y nueve laboratorios nacionales de EE.UU. (nvidianews.nvidia.com, 28 de octubre de 2025). El mismo comunicado contiene cero números de desempeño: ni latencia, ni ancho de banda, ni hoja de especificaciones. El acceso es por registro, y el descargo prospectivo declara que los productos «will be offered on a when-and-if-available basis» (nvidianews.nvidia.com, 28 de octubre de 2025). Los números llegaron tres semanas después, en SC25.

Lo que de verdad se ensambla, según el post técnico de NVIDIA (developer.nvidia.com, 17 de noviembre de 2025), son cuatro capas. Transporte: la interconexión de tiempo real «is implemented using RDMA over Converged Ethernet (RoCE)» — Ethernet estándar de datacenter, que NVIDIA nota que ya corre enlaces de 400 Gbit/s. Lado del controlador: las unidades de procesamiento de pulsos (FPGAs o RFSoCs) del controlador del sistema cuántico se conectan por un core FPGA que NVIDIA describe como disponible libremente, sin exigir la divulgación del firmware propietario del vendor. Lado del host: un nodo GPU con una NIC con RDMA — la demo publicada usó un RFSoC, un host Arm, una GPU RTX PRO 6000 Blackwell y una NIC ConnectX-7, «commercially available components» (developer.nvidia.com, 17 de noviembre de 2025). Software: CUDA-Q, donde un solo programa contiene el kernel cuántico y el callback clásico.

¿Qué está medido, al corte de octubre de 2026?

Tres familias de números, y cada una viene con su propio asterisco. Primero, el enlace en sí: NVIDIA midió un loopback RoCE de punta a punta — del FPGA a la GPU y de vuelta — en 3,84 µs de media, 0,035 µs de desviación estándar y 3,96 µs de máximo sobre 1.000 muestras (developer.nvidia.com, 17 de noviembre de 2025). Esa es la medición detrás de la cifra de «<4 microsegundos» que circula; se tomó punto a punto en un banco de pruebas, sin QPU en el lazo. Los 400 Gb/s de throughput GPU-a-QPU y los 40 petaflops de cómputo FP4 citados en SC25 son cifras de clase de plataforma, no mediciones de loopback (nvidianews.nvidia.com, 17 de noviembre de 2025).

Segundo, un decode de datos cuánticos reales dentro de un presupuesto real: NVIDIA y Quantinuum corrieron un decode qLDPC — código de Bring, 8 qubits lógicos en 30 físicos, decodificador BP+OSD — en un host GH200 contra datos de Helios, con una mediana de 67 µs de tiempo de decodificación y una tasa de error lógico de 0,925±0,38% tras tres rondas de corrección contra 4,95±0,67% antes, una mejora de 5,4× (developer.nvidia.com, 17 de noviembre de 2025). SC25 enmarcó el mismo número contra el reloj de la máquina: 67 µs es ≈32× adentro de la «ventana de dos milisegundos» que Helios permite (nvidianews.nvidia.com, 17 de noviembre de 2025). Una cautela que agrega nuestro ledger: una máquina de iones atrapados es un paciente paciente — Helios promedia ≈55 ms por capa de circuito, como documentó nuestra hoja de especificaciones de Helios — así que un presupuesto de decode de 2 ms es el extremo generoso del problema.

Tercero, benchmarks de decodificadores sin hardware: CUDA-Q QEC 0.6 agregó dos pipelines de decodificación de tiempo real y los midió en 2,1 µs por ronda (pre-decodificador CNN rápido + PyMatching) y 2,3 µs por ronda (variante precisa) sobre un código de superficie de distancia 13 con tasa de error físico de 0,003, con los pre-decodificadores en una GPU B300 y PyMatching en una CPU Grace (developer.nvidia.com/cuda-quantum, 14 de abril de 2026). Esas corridas decodifican síndromes; no controlan un computador cuántico.

¿Qué es CUDA-Q y qué agrega de verdad?

CUDA-Q es la mitad de software de la respuesta: la plataforma open-source de NVIDIA — licencia Apache-2.0, C++ y Python — para programas que mezclan kernels cuánticos y código clásico (github.com/NVIDIA/cuda-quantum, accedido el 17 de octubre de 2026). Lo que NVQLink le agrega es un intrínseco: cudaq::device_call permite que un kernel cuántico invoque una función en la GPU o la CPU y reciba el resultado de vuelta en microsegundos (developer.nvidia.com, 17 de noviembre de 2025). Esa llamada es la «conexión» real del titular: un contrato de programación entre un circuito corriendo y un procesador clásico, con la fábrica RoCE por debajo. La letra chica la imprime la propia NVIDIA: en CUDA-Q QEC 0.6, la ruta de despacho de tiempo real es solo C++ — «there is no Python binding for the real-time dispatch path» (developer.nvidia.com/cuda-quantum, 14 de abril de 2026).

¿Quién corrió algo de verdad a través de esto?

El registro de demos, una fila por actor, con lo que cada corrida incluyó y no incluyó:

Léase la cuarta columna de la tabla de arriba hacia abajo y el patrón es la definición honesta de dónde está parado NVQLink: el número medido más rápido no tiene ningún computador cuántico adentro, la corrida con datos cuánticos reales es una demo de decode, la corrida de punta a punta en vivo no publicó números, y la demo más nueva (14 de octubre de 2026) corrió offline sobre datos sintéticos. La lista de adopción — RIKEN, Jülich, CINECA, GENCI, el NQCC del Reino Unido, KAUST y diez centros más sumándose a los nueve laboratorios nacionales de EE.UU. — está escrita en tiempo futuro: el Helios de Quantinuum «will be integrated», los centros «are adopting» (nvidianews.nvidia.com, 17 de noviembre de 2025). Compromisos de ese tamaño son una señal real de hacia dónde la industria espera que vayan los sistemas de control. Todavía no son mediciones.

¿Cómo se lee un claim de «NVQLink-ready»?

Con el test que propuso nuestro explicador de sistemas híbridos: preguntar qué lado hace el trabajo. En todos los resultados de NVQLink publicados hasta ahora, el trabajo medido es clásico — mover síndromes y decodificarlos. Eso no es una trampa descubierta; es el diseño. La decodificación de corrección de errores es un problema clásico de cómputo en tiempo real, y si las GPUs pueden sostener plazos de microsegundos a escala es exactamente lo que estas demos prueban. El lado cuántico entra por un número que el vendor debe declarar: el presupuesto de decode de su propia máquina. Helios tolera ≈2 ms (nvidianews.nvidia.com, 17 de noviembre de 2025). Un procesador superconductor produce una ronda de síndromes cada 1,1 µs — el experimento bajo el umbral de Google reportó una latencia media de decodificador en tiempo real de 63 µs a distancia 5 solo para sostener el ritmo (arXiv:2408.13687, 2024) — un reloj ≈1.800× más rápido que el presupuesto del ion atrapado (2 ms contra 1,1 µs; aritmética nuestra, declarada). En ese reloj, la latencia del enlace (3,84 µs medidos) más el tiempo de decode (2,1 µs por ronda, en benchmark) deja de ser un error de redondeo, y por eso la aritmética del ratio y los trade-offs de arquitectura deciden si este enlace cierra el lazo. El checklist, entonces: ¿Hubo una QPU en el lazo, o datos sintéticos? ¿La latencia es una medición o una meta de diseño? ¿Hay una tasa de error lógico antes y después? ¿Y el lazo completo entra en el presupuesto de la propia máquina — no en un presupuesto prestado de una arquitectura más lenta? Cuatro preguntas, todas respondibles desde el PDF del propio vendor, en el espíritu de nuestro checklist de credibilidad de claims.

Qué no sabemos

• Si los 3,84 µs sobreviven a una fábrica cargada. La medición fue un loopback punto a punto en un banco de pruebas (developer.nvidia.com, 17 de noviembre de 2025). El jitter a través de una fábrica de switches de datacenter en producción, con congestión de tráfico clásico, no tiene una medición publicada de NVQLink que hayamos encontrado.
• Qué midió Quantum Machines. La corrida de punta a punta de septiembre de 2026 es la demostración más completa del registro — una QPU física, GPUs y una PPU en un solo programa CUDA-Q — y su cobertura pública no contiene latencias ni números de corrección de errores (quantumcomputingreport.com, 14 de septiembre de 2026).
• Si el lazo superconductor cierra. El demostrador de IQM + Zurich Instruments sobre un chip superconductor de 20 qubits es el test declarado de QEC en tiempo real vía NVQLink con presupuestos de microsegundos (quantumcomputingreport.com, marzo de 2026); al 17 de octubre de 2026 no encontramos una tasa de error lógico publicada de ese proyecto.
• El cableado exacto de la demo de 67 µs de Quantinuum. El post de NVIDIA da código, decodificador, host y mediana de tiempo; si el decode corrió dentro de un lazo de control en vivo de Helios o contra datos transmitidos no está detallado al nivel que necesitaríamos para reproducirlo (developer.nvidia.com, 17 de noviembre de 2025).
• Precio, SKU y fechas. Sin fecha de disponibilidad general, sin precio, y los plazos de adopción de los 15 centros no están declarados; el descargo del lanzamiento dice «when-and-if-available» (nvidianews.nvidia.com, 28 de octubre de 2025).

Fuentes

• NVIDIA — «NVIDIA Introduces NVQLink — Connecting Quantum and GPU Computing for 17 Quantum Builders and Nine Scientific Labs» (2025-10-28) — nvidianews.nvidia.com
• NVIDIA Developer Blog — «NVIDIA NVQLink Architecture Integrates Accelerated Computing with Quantum Processors»: transporte RoCE, core FPGA abierto, loopback de 3,84 µs, demo de 67 µs con Quantinuum (2025-11-17) — developer.nvidia.com
• NVIDIA — «World's Leading Scientific Supercomputing Centers Adopt NVIDIA NVQLink to Integrate Grace Blackwell Platform With Quantum Processors» (2025-11-17) — nvidianews.nvidia.com
• NVIDIA Quantum — «CUDA-Q QEC 0.6 Enables Real-Time QEC with NVQLink»: pipelines de decodificación, 2,1–2,3 µs por ronda, ruta de tiempo real solo C++ (2026-04-14) — nvidia.github.io
• Quantum Computing Report — «Quantum Machines Demonstrates Live End-to-End CUDA-Q Program Execution via NVIDIA NVQLink» (2026-09-14) — quantumcomputingreport.com
• Quantum Computing Report — «IQM and Zurich Instruments Develop Real-Time QEC via NVIDIA NVQLink» (marzo de 2026) — quantumcomputingreport.com
• Quantum Computing Report — «Alice & Bob Demonstrates GPU Decoding for LDPC-Cat Codes via NVIDIA NVQLink» (2026-10-14) — quantumcomputingreport.com
• GitHub — NVIDIA/cuda-quantum: Apache-2.0, C++ y Python (accedido 2026-10-17) — github.com
• Google Quantum AI — «Quantum error correction below the surface code threshold»: ciclo de 1,1 µs, latencia de decodificador en tiempo real de 63 µs a distancia 5, arXiv:2408.13687 (2024) — arxiv.org
• Rosetta Quantum — entradas relacionadas del ledger: #82 Helios, medido vs prometido · #44 híbridos, quién hace el trabajo · #33 qubits lógicos y el ratio · #20 superconductores vs iones atrapados · #31 el checklist de credibilidad · #62 cuántica e IA generativa

Rosetta Quantum publica veredictos con datos crudos reproducibles. Esto es contenido educativo, no un claim de producto. Cuántica, medida de forma independiente.